三星將於2025年在其2納米工藝中引入背面電源技術 芯片面積最多減少19%

三星的 3nm GAA 工藝可能並不成功，但它打算用更先進的下一代 2nm 技術來彌補，據說該技術將於明年投入量產。爲了在與其代工競爭對手臺積電的競爭中取得優勢，一份新的報告指出，這家韓國巨頭正在引入背面電源（BSPDN）技術，該技術旨在提供多種優勢。

這將是三星和臺積電之間的一場競爭，雙方都希望推出各自 2nm 節點的最佳版本。對於三星來說，來自《朝鮮日報》的報道稱，背面電源技術有望改變遊戲規則，而且初步測試結果已經超出了該公司的目標。至於具體的測試，據說三星已將該技術應用於兩個未命名的 ARM 內核，芯片面積分別減少了 10% 和 19%。

隨着芯片面積的縮小，三星可以有效地開始批量生產標榜更小表面積的 SoC 設計，不僅如此，先前進行的測試還有助於成功地大幅提高性能和能效水平。正如報告所言，BSPDN 是一種尚未商業化的新工藝，但報告並未提及這是否是由於成本限制，或者是否沒有過多考慮探索這項技術。

無論如何，顧名思義，背面電源是放置在芯片背面的電源線，它將電路和電源空間隔開。這有助於最大限度地提高效率，同時也爲提高半導體性能提供了機會。目前，電源線被放置在晶圓的頂部，因爲電路就是在那裡繪製的，一開始這會爲製造過程帶來便利，然而，隨着電路變得越來越精細，隨着電路間隙的縮小，干擾就會出現，從而給設計和批量生產帶來更多困難，三星和臺積電均已開始探索 2 納米等先進節點，將電路和電源線刻在一面變得越來越困難。

據說三星已經從一家日本初創公司獲得了首批 2 納米芯片訂單，但目前還不清楚這批芯片是否採用了 BSPDN 技術。臺積電還沒有嘗試使用背面電源技術的消息，因此從紙面上看，三星在這方面具有優勢，但這種方法的成功與否還需要時間來證明。