《興櫃股》芯測打入義隆 縮短95％記憶體測試電路開發時程

芯測(6786)今日宣佈，義隆(2458)導入芯測EZ-BIST便捷版記憶體測試電路開發工具(EDA)，作爲開發晶片時記憶體測試電路設計的關鍵工具；經實測，透過此工具可大幅縮短記憶體測試電路開發時程約95％。

芯測表示，公司處於IC設計產業鏈的上游，提供EDA工具與IP給IC設計公司、設計服務公司、半導體制造商等，藉由「EDA工具」與「IP」縮短IC設計開發時程，提升SoC良率。而公司主要營收來源則是來自於EDA工具的簽約金以及IP授權金。

所謂EDA是指利用電腦軟體工具將複雜的電子產品設計過程自動化，協助工程師在設計電子產品時，可以縮短產品開發時間，提高市場競爭力。而SoC則是將數個功能不同的晶片，整合成一個具有完整功能的晶片，再封裝成一個積體電路，稱爲「系統單晶片(SoC)」；SoC的重要性在於其能減少體積、降低成本以及提升效能。然而，要將數個功能不同的晶片整合在一個SoC中，不論在製造、封裝、測試上均有一定的難度，因此隨着手機、高性能運算、IoT、車用電子、消費性電子需求及效能日益增加，記憶體測試與修復技術亦日趨重要。

芯測表示，EZ-BIST的優點在於全圖形化設計介面、操作簡易、學習曲線短、透過防呆的設計可避免人爲操作工具時的錯誤。芯測提供的完整培訓課程，工程人員只需要花一天的時間即可熟悉，並且可以透過簡易操作介面在幾分鐘內完成記憶體測試電路的設計，提升開發記憶體測試電路的效率，大幅縮短SoC的開發時間。同時客戶可藉此建立標準化記憶體測試電路的設計流程，提高SoC的量產速度。

芯測客戶銷售部經理王宏康指出，芯測這次與義隆的合作，協助客戶解決了記憶體錯誤資訊診斷分析的問題。同時也透過芯測在記憶體測試與修復電路設計上的專業，在EZ-BIST中提供在不同製程與應用的記憶體測試演算法選項，讓工程人員更有效率選擇合適的記憶體測試演算法，進而透過演算法降低晶片的DPPM (每百萬件不良率)。同時透過EZ-BIST的輔助，客戶只需要花之前約二十分之一的時間，便可以完成記憶體測試電路的設計，滿足SoC快速上市的要求。

法人表示，根據國際調研機構Allied Market Research調查指出，全球SoC從2017年到2023年的複合年增長率爲8.1%，預計在2023年達到2054億美金。該公司9月營收雖僅有437萬元，但因市場需求大，加上公司客戶已逐漸穩定增加中，8月起已達單月損益兩平，1~9月累計營收2419.1萬元，已較去年同期成長286.44%，未來表現值得關注與期待。